随着 IC 输出开关速度提高，不管信号周期如何，几乎所有设计都遇到了信号完整性（SI）问题。即使过去你没有遇到 SI 问题，但是随着电路工作频率提高，今后一定会遇到信号完整性问题。
信号完整性问题主要指信号过冲和阻尼振荡现象，它们主要是 IC 驱动幅度和跳变时间函数。也就是说，即使布线拓扑结构没有变化，只要芯片速度变得足够快，现有设计也将处于临界状态或者停止工作。我们用两个实例来说明信号完整性设计是不可避免。
实例之一︰在通信领域，前沿电信公司正为语音和数据交换生产高速电路板 ( 高于 500MHz) ，此时成本并不特别重要，因而可以尽量采用多层板。这样电路板可以实现充分接地并容易构成电源回路，也可以根据需要采用大量离散端接器件，但是设计必须正确，不能处于临界状态。
SI 和 EMC 专家在布线之前要进行仿真和计算，然后，
电路板设计就可以遵循一系列非常严格设计规则，在有疑问地方，可以增加端接器件，从而获得尽可能多
SI 安全裕量。电路板实际工作过程中，总会出现一些问题，为此，通过采用可控阻抗端接线，可以避免出现 SI 问题。简而言之，超标准设计可以解决 SI 问题。
实例之二︰从成本上考虑，电路板通常限制在四层以内 ( 里面两层分别是电源层和接地层 ) 。这极大限制了阻抗控制作用。此外，布线层少将加剧串扰，同时信号线间距还必须最小以布放更多印制线。另一方面，设计工程师必须采用最新和最好 CPU 、内存和视频总线设计，这些设计就必须考虑 SI 问题。
关于布线、拓扑结构和端接方式，工程师通常可以从 CPU 制造商那里获得大量建议，然而，这些设计指南还有必要与制造过程结合起来。在很大程度上，电路板设计师工作比电信设计师工作要困难，因为增加阻抗控制和端接器件空间很小。此时要充分研究并解决那些不完整信号，同时确保产品设计期限。
下面介绍设计过程通用 SI 设计准则。
1、设计前准备工作
在设计开始之前，必须先行思考并确定设计策略，这样才能指导诸如元器件选择、工艺选择和电路板生产成本控制等工作。就 SI 而言，要预先进行调研以形成规划或者设计准则，从而确保设计结果不出现明显 SI 问题、串扰或者时序问题。有些设计准则可以由 IC 制造商提供，然而，芯片供货商提供准则 ( 或者你自己设计准则 ) 存在一定局限性，按照这样准则可能根本设计不了满足 SI 要求电路板。如果设计规则很容易，也就不需要设计工程师了。
在实际布线之前，首先要解决下列问题，在多数情况下，这些问题会影响你正在设计 ( 或者正在考虑设计 ) 电路板，如果电路板数量很大，这项工作就是有价值。
2、电路板层叠
某些项目组对 PCB 层数确定有很大自主权，而另外一些项目组却没有这种自主权，因此，了解你所处位置很重要。与制造和成本分析工程师交流可以确定电路板层叠误差，这时还是发现电路板制造公差良机。比如，如果你指定某一层是 50 Ω阻抗控制，制造商怎样测量并确保这个数值呢？
其它重要问题包括︰预期制造公差是多少？在电路板上预期绝缘常数是多少？线宽和间距允许误差是多少？接地层和信号层厚度和间距允许误差是多少？所有这些信息可以在预布线阶段使用。
根据上述数据，你就可以选择层叠了。注意，几乎每一个插入其它电路板或者背板 PCB 都有厚度要求，而且多数电路板制造商对其可制造不同类型层有固定厚度要求，这将会极大地约束最终层叠数目。你可能很想与制造商紧密合作来定义层叠数目。应该采用阻抗控制工具为不同层生成目标阻抗范围，务必要考虑到制造商提供制造允许误差和邻近布线影响。
在信号完整理想情况下，所有高速节点应该布线在阻抗控制内层 ( 例如带状线 ) ，但是实际上，工程师必须经常使用外层进行所有或者部分高速节点布线。要使 SI 最佳并保持电路板去耦，就应该尽可能将接地层 / 电源层成对布放。如果只能有一对接地层 / 电源层，你就只有将就了。如果根本就没有电源层，根据定义你可能会遇到 SI 问题。你还可能遇到这样情况，即在未定义信号返回通路之前很难仿真或者仿真电路板性能。
3、串扰和阻抗控制
来自邻近信号线耦合将导致串扰并改变信号线阻抗。相邻平行信号线耦合分析可能决定信号线之间或者各类信号线之间“安全”或预期间距 ( 或者平行布线长度 ) 。比如，欲将时钟到数据信号节点串扰限制在 100mV 以内，却要信号走线保持平行，你就可以通过计算或仿真，找到在任何给定布线层上信号之间最小允许间距。同时，如果设计中包含阻抗重要节点 ( 或者是时钟或者专用高速内存架构 ) ，你就必须将布线放置在一层 ( 或若干层 ) 上以得到想要阻抗。
4、技术选择
不同驱动技术适于不同任务。信号是点对点还是一点对多抽头？信号是从电路板输出还是留在相同电路板上？允许时滞和噪声裕量是多少？作为信号完整性设计通用准则，转换速度越慢，信号完整性越好。 50MHz 时钟采用 500ps 上升时间是没有理由。一个 2-3ns 摆率控制器件速度要足够快，才能保证 SI 品质，并有助于解决象输出同步交换 (SSO) 和电磁兼容 (EMC) 等问题。
在新型 FPGA 可编程技术或者用户定义 ASIC 中，可以找到驱动技术优越性。采用这些定制 ( 或者半定制 ) 器件，你就有很大余地选定驱动幅度和速度。设计初期，要满足 FPGA( 或 ASIC) 设计时间要求并确定恰当输出选择，如果可能话，还要包括引脚选择。
在这个设计阶段，要从 IC 供货商那里获得合适仿真模型。为了有效覆盖 SI 仿真，你将需要一个 SI 仿真程序和相应仿真模型 ( 可能是 IBIS 模型 ) 。
5、重要高速节点
延迟和时滞是时钟布线必须考虑关键因素。因为时序要求严格，这种节点通常必须采用端接器件才能达到最佳 SI 质量。要预先确定这些节点，同时将调节元器件放置和布线所需要时间加以计划，以便调整信号完整性设计指针。
