深科特专业从事双面，多层电路板抄板（克隆板）、PCB改板、PCB批量生产（含调试）、样机制作等工作。以下是关于搭载FPGA的电路板的几种降低SSO的方法介绍：
1. 减少感性耦合的设计方法
模拟结果显示，晶片封装/PCB介面上的感性耦合是导致SSO波形中高频尖峰的元凶。一个大小为t×d的讯号回路由一个讯号过孔和距其最近的接地过孔组成，这个回路的大小就代表着了感性耦合的强弱，如图2所示。I/O干扰回路的面积越大，产生的磁场就越容易侵入邻近的被干扰回路。被干扰I/O讯号回路的面积越大，也就更容易受其他I/O回路干扰。因此，要降低串扰和参数t，设计中就应注意采用较 薄的PCB，而且PCB上的关键I/O应从较浅的讯号层引出。同时，设计师还可透过缩短I/O过孔与接地过孔之间的距离来减少串扰。在图中所示的设计中，设计师专门将一对I/O焊盘连到了地平面和V CCIO平面，以减少干扰接脚和被干扰接脚相应的讯号回路面积。
为评估本方法的有效性，我们对FPGA I/O Bank1和Bank2进行了两次测量，如图3所示。这两个Bank中的所有I/O埠都配置为电流强度12mA的LVTTL 2.5V介面，并透过50Ω带状线与10pF的电容端接。
在Bank1中，接脚AF30是被干扰接脚。在FPGA设计中，将W24、W29、AC25、AC32、AE31和AH31这6个接脚透过编程设置为逻辑'0'，它们透过过孔连接到PCB的接地平面。U28、AA24、AA26、AE28和AE30这5个接脚则透过编程设置为逻辑'1'，并连接到PCB的V CCIO平面。其他68个I/O埠以10MHz频率同时发生状态转换，因此是产生干扰的接脚。为了进行比较，Bank2中没有将W24、W29、AC25、AC32、AE31、AH31、U28、AA24、AA26、AE28和AE30这些I/O透过编程设置为接地脚或V CCIO脚，只是将其空置，其他68个I/O仍然同时开关，如图3所示。
实验测试显示Bank1中AF30上的地弹(ground bounce)已比Bank 2中的G30降低了17%，电压下陷(power sag)也减少了13%。模拟结果也验证了这一改善。由于可编程接地接脚的出现缩短了干扰回路和被干扰回路的距离d，因此SSO的减少是预料中的，如图2所示。然而，由于晶片封装中的讯号回路面积无法减少，所以改善程度也有限。
2. 透过合理设计减少PDN阻抗
PCB上介面处V CCIO和接地接脚之间的阻抗，是评估一颗FPGA晶片PDN性能的最重要标准。透过采用有效的去耦策略，并使用较薄的电源/接地平面对可减少这一输入阻抗。但最有效的方法还是缩短将V CCIO焊球连接至V CCIO平面的电源过孔的长度。而且，缩短电源过孔也会减少其与邻近接地过孔构成的回路，使这一回路较不易受干扰I/O回路状态变化的影响。因此，设计时应将V CCIO平面安排在离PCB顶层更近的位置。 
