台积电 (2330-TW) 今 (22) 日宣布推出其最新版本的设计参考流程 10.0 版，延续实现更先进设计方法的传统，能够进一步降低芯片设计门坎、提升芯片设计精确度，并提高生产良率，解决 28 奈米制程所面临的新设计挑战，并有多项创新，以促成系统级封装设计的应用。
台积电指出，设计参考流程 10.0 版是台积电开放创新平台 (Open Innovation Platform) 的主要构成要素之一，并能延续其实现更先进设计方法的传统，解决 28 奈米制程所面临的新设计挑战，并有多项创新，以促成系统级封装设计 (System in Package, SiP) 的应用。
台积电表示，台积电开放创新平台使 EDA 电子设计自动化工具可以充分支持 28 奈米制程，也让芯片设计与制程技术的协同最佳化，能在研发初期即可完成，并确保所需的 EDA 工具功能更正确、实时强化。
特别的是，设计参考流程 10.0 版已超越与 28 奈米制程密切相关的设计规则检验 (Design Rule Check, DRC) 、设计布局模型 (Layout Versus Synthesis,LVS) 与 extraction 实体验证 (physical verification)，并更进一步透过与 EDA 伙伴的及早合作，让他们所提供的布局与绕线 (place and route)工具更适合台积电的 28 奈米制程。
台积电自 2001 年推出设计参考流程至今，系统单芯片是前 9 个版本的焦点，而这次 10.0 版则首度推出系统级封装设计解决方案，涵盖系统级封装设计、封装extraction的电性分析、时序、讯号完整性(integrity) 、电压下降 (IR drop)与 DRC 及 LVS 的热效应及实体验证。
台积电认为，这些系统级封装技术能协助客户，在落实终端产品设计的过程中，探求实作与整合策略的可能性，并在成本、效能与实时上市等方面强化竞争优势。
此外，设计参考流程 10.0 版的一项新元素是来自于Mentor Graphics 公司的 RTL-to-GDSII 芯片设计流程，以支持客户的 EDA 应用；同时也让 Altos、Anova、Apache、Azuro、Cadence、CLK DA、Extreme DA、Magma、Nannor、Synopsys 等台积电既有的设计生态系统伙伴，透过与台积电的合作，能更进一步地将 EDA的创新带给客户。
台积电指出，设计参考流程 10.0 版的新低耗电特色包括，支持脉波拴锁电路 (pulsed latch) ，即为一种节能及阶层化低功耗自动化的设计架构，与多边缘功效／时序之协同最佳化、多边缘低耗电的频率树合成(Clock Tree Synthesis)、无向量 (vectorless) 功效分析以及更有效的 power-aware implementation 与功耗分析。
为了实现更大的效能，设计参考流程 10.0 版首次提供更进步的 stage-based 芯片变异性 (On-ChipVariation, OCV) 最佳化与分析，让客户得以更确实掌握时机，以移除不必要的设计余裕。此外，电子化可制造性设计的一项新特色，在于引导客户考虑硅应力效应(silicon stress effect) 的时序影响，进而有助良率提升。
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